جزییات برنامه TSMC برای ساخت چیپ‌ست با لیتوگرافی ۳ نانومتری

جزییات برنامه TSMC برای ساخت چیپ‌ست با لیتوگرافی ۳ نانومتری
بدون نظر, ۰۶/۰۶/۱۳۹۹, توسط , در موبایل
واحد خبر mobile.ir :

کمپانی TSMC – بزرگ‌ترین تولیدکننده چیپ‌ست موبایل در دنیا – روز دوشنبه ۲۴ آگوست ۲۰۲۰ (۳ شهریور ۱۳۹۹) بیست و ششمین سمپوزیوم فناوری خود را برگزار کرد و در این رویداد، نقشه راه خود برای دو سال آینده را ترسیم نمود. این کمپانی تایوانی چندی‌ست که تولید تراشه با لیتوگرافی ۵ نانومتری را تحت عنوان N5 آغاز کرده است. در رویداد اخیر، TSMC از برنامه‌های خود برای تولید نسل بعد چیپ‌ست‌های ۵ نانومتری (N5P) و نیز تراشه‌های ۴ نانومتری (N4) خبر داد. اما شاید مهم‌ترین خبر TSMC برای صنعت اسمارت‌فون، برنامه این شرکت برای تولید چیپ‌ست با لیتوگرافی ۳ نانومتری (N3) باشد. در ادامه جزییات بیشتری از نقشه راه TSMC را تشریح خواهیم کرد.

پس از +N7 (که برای نمونه در تولید چیپ‌ست‌های Kirin 990 مورد استفاده قرار گرفت)، N5 دومین نسل از لیتوگرافی‌های DUV و EUV به شمار می‌رود. ساخت تراشه با این لیتوگرافی چند ماهی‌ست که در TSMC به مرحله تولید انبوه رسیده و انتظار می‌رود نسل بعدی چیپ‌ست‌های اپل (برای استفاده در آیفون ۱۲) با همین لیتوگرافی ساخته شده باشد. پروسه N5 در مقایسه با N7، تا ۱۵ درصد عملکرد را بهبود بخشیده و میزان مصرف آن نیز تا ۳۰ درصد کمتر خواهد بود. در تکمیل لیتوگرافی N5، کمپانی TSMC پروسه جدیدی به نام N5P را نیز بر مبنای همان پروسه N5 آماده‌سازی نموده که ضمن افزایش ۵ درصدی سرعت، میزان مصرف آن نیز تا ۱۰ درصد کاهش پیدا کرده است.

دستاورد بعدی TSMC، پروسه تولید ۴ نانومتری یا N4 است که با به کارگیری لایه‌های بیشتری از EUV، پروسه N5 را به تکامل می‌رساند. نکته مثبت در آنجاست که طراحان چیپ‌ست نیز برای مهاجرت از N5 به N4، کار چندان سختی را پیش رو نخواهند داشت. risk production یا تولید مخاطره‌آمیز با این پروسه از سه‌ماهه پایانی سال ۲۰۲۱ آغاز خواهد شد و تولید رسمی تراشه با این لیتوگرافی برای سال ۲۰۲۲ پیش‌بینی شده است. لازم به ذکر است، risk production تولید نخستین سری از تراشه‌ها با یک لیتوگرافی جدید است که البته هیچ کمپانی طراح چیپ‌ستی آن را سفارش نداده و بیشتر جنبه پایلوت دارد.

اما همان طور که گفته شد، مهم‌ترین خبر TSMC در این سمپوزیوم، توسعه لیتوگرافی ۳ نانومتری یا N3 است. لیتوگرافی ۳ نانومتری سامسونگ از ساختارهای ترانزیستوری GAA بهره می‌برد، اما TSMC تصمیم گرفته لیتوگرافی ۳ نانومتری خود را همچنان با ترانزیستورهای FinFET توسعه دهد. در مقایسه با N5، پروسه N3 می‌تواند در همان سطح از مصرف، عملکرد را ۱۰ تا ۱۵ درصد افزایش داده و یا با همان سرعت ترانزیستور، میزان مصرف را بین ۲۵ تا ۳۰ درصد کاهش دهد. مقیاس تراکم ناحیه منطق (logic area) نیز ۱.۷ برابر عنوان شده و این بدان معناست که تراشه ساخته شده با پروسه N3 از لحاظ اندازه باید ۰.۵۸ برابرِ تراشه تولید شده با پروسه N5 باشد.

البته این کوچک شدن لزوما به معنی کاهش اندازه در همه ساختارها نیست، زیرا تمام اجزا می‌توانند این مسیر ریاضی را طی کرده و در عین حال، عملکرد تراشه را در بهترین حالت خود حفظ کنند. پس از شروع risk production در سال ۲۰۲۱، کمپانی TSMC تولید رسمی تراشه با پروسه ۳ نانومتری را از نیمه دوم سال ۲۰۲۲ آغاز خواهد کرد. این در حالی‌ست که نخستین چیپ‌ست‌های ۳ نانومتری سامسونگ در سال ۲۰۲۱ وارد بازار خواهند شد.

در پایان گفتنی‌ست، با توجه به تلاش TSMC برای عبور از لیتوگرافی ۳ نانومتری، ممکن است این شرکت در تولیدات خود به ماده‌ای غیر از سیلیکون نیز روی بیاورد. با وجود آنکه هنوز هیچ برنامه‌ مشخصی از سوی TSMC اعلام نشده، این شرکت از تکنولوژی‌هایی مثل ورقه‌های نانو (nanosheets) و سیم‌های نانو (nanowires) نام برده و اعلام کرده موادی در اختیار دارد که عبور از ضخامت ۱ نانومتری را نیز امکان‌پذیر می‌کنند. البته این برنامه‌ها برای آینده نزدیک نبوده و تا تحقق آنها فاصله زیادی داریم.

برچسب ها :
mobile.ir

درباره آریا پارسا

چند ساله که برنامه نویسی می کنم. به دنیای دیجیتال و وب بسیار علاقه مندم و سعی می کنم هر روز در دیجی وبی مطالب مفیدی را برای شما دوستان ارسال کنم.

نظر بدهید

نشانی ایمیل شما منتشر نخواهد شد. بخش‌های موردنیاز علامت‌گذاری شده‌اند *